业内首家：三星电子 3nm 工艺所代工首批芯片正式发货-排行榜大全

7 月 25 日消息，据国外媒体报道，正如韩国媒体上周所报道的一样，三星电子采用 3nm 制程工艺所代工的首批芯片，在今日正式发货，他们也为此举行了发货仪式。

从韩国媒体的报道来看，三星电子联席 CEO 兼设备解决方案部门负责人庆桂显，韩国贸易、工业和能源部长 Lee Chang-yang，出席了 3nm 制程工艺首批芯片的发货仪式。

在发货仪式上，庆桂显表示，随着 3nm 制程工艺的量产，三星电子开启了晶圆代工业务的新篇章。

三星电子的 3nm 制程工艺，是在 6 月 30 日开始量产的，他们的这一制程工艺，在业内率先采用全环绕栅极晶体管架构，量产和发货时间，都早于他们的竞争对手台积电。

在上周报道三星电子定于 7 月 25 日发货时，外媒就曾提到，他们 3nm 工艺代工的首批芯片，是在三星先进制程工艺研发基地华城的生产线制造的，并非拥有三星最先进芯片制造设备的平泽工厂。

而外媒在报道中也提到，三星电子 3nm 工艺所代工首批芯片的发货仪式，是在华城工厂的生产线上进行的，这在很大程度上也意味着他们 3nm 工艺所代工的首批芯片，就是在华城工厂生产的。

在上周的报道中，外媒曾提到，三星电子 3nm 工艺的首批芯片，是为国内的一家无晶圆厂商代工的，不过在最新的报道中，他们并未提及具体的厂商名称。

三星首批3nm芯片将于下周展示发货

三星首批3nm芯片将于下周展示发货，三星计划在2022年7月25日在华城工厂举行3nm GAA芯片的首次发货仪式，首个客户是上海磐矽半导体，三星首批3nm芯片将于下周展示发货。

三星首批3nm芯片将于下周展示发货1

三星将于下周展示全球首款3nm半导体芯片。该公司于6月30日开始大规模生产先进的半导体。据报道，该公司已安排在7月25日星期一举行启动仪式。

三星的3nm芯片基于Gate-All-Around(GAA)晶体管架构。它是一种新的芯片架构，与当前解决方案采用的FinFET（鳍式场效应晶体管）架构相比，性能和功率得到了改进。它还允许更小的处理器占用空间。

这家韩国公司正在向一家生产虚拟货币挖掘处理器的中国公司提供其3nm解决方案的初始生产运行。但是，由于与之相关的行业的性质，该公司并未将其视为长期客户。三星将寻求加入一些值得信赖的客户，例如智能手机制造商。

据报道，它正在努力应对其3nm芯片的良率。该公司生产的大多数先进芯片都不符合要求的质量。这家韩国巨头现在正在努力提高良率（据说80%到90%是理想的），同时改进其芯片技术。计划明年初开始生产第二代3nm解决方案。这些可能适用于智能手机。

台积电在代工制造领域历来领先三星，准备在今年晚些时候开始3nm量产。但该公司将继续使用FinFET架构再发展一代。预计在2025年转向使用2nm芯片的GAAFET。

然而，台积电的芯片技术历来优于三星。它的解决方案能提供更好的整体性能，并且比韩国公司的竞争解决方案更节能。台积电的芯片在热管理方面也做得非常好。因此，三星希望缩小与主要竞争对手的差距。

三星首批3nm芯片将于下周展示发货2

三星官方在上个月末宣布，其位于韩国的华城工厂开始生产3nm芯片。这是目前半导体制造工艺中最先进的技术，三星也成为了全球唯一一家提供采用下一代全新GAA（Gate-All-Around）架构晶体管技术，提供3nm工艺代工服务的代工企业。

据Business Korea报道，三星计划在2022年7月25日在华城工厂举行3nm GAA芯片的首次发货仪式，三星设备解决方案部分负责人庆桂显和韩国工业贸易资源部长李昌阳都会出席。据了解，首个客户是上海磐矽半导体，这批芯片将用于虚拟货币业务。

有消息指出，三星可能会使用3nm工艺制造Exynos 2300，或用于明年的Galaxy S23系列，不过前一段有报道称，其表现不达预期，Galaxy S23系列可能全部采用高通的解决方案。此外，谷歌第三代Tensor芯片也可能采用三星3nm工艺，将用于Pixel 8系列。高通在即将发布的Snapdragon 8 Gen2上选择了台积电的4nm工艺，如无意外并不会出现三星制造的版本。

三星表示，与原来采用FinFET的5nm工艺相比，初代3nm GAA制程节点在功耗、性能和面积（PPA）方面有不同程度的改进，其面积减少了16%、性能提高23%、功耗降低45%。

到了第二代3nm芯片，面积减少了35%、性能提高30%、功耗降低50%。这也是三星首次实现GAA“多桥-通道场效应晶体管（MBCFET）”应用，打破了FinFET原有的性能限制，通过降低工作电压水平来提高能耗比，同时还通过增加驱动电流增强芯片性能。

三星首批3nm芯片将于下周展示发货3

在几周前宣布开启 3nm 环栅晶体管芯片生产后，这家韩国电子科技巨头又将于下周展示首款 GAA 芯片。与当前 5nm 工艺相比，3nm GAA 可在收缩尺寸的同时，带来更低的功耗和更高的性能，未来的 Galaxy S 等旗舰设备有望获益于此。同时竞争对手台积电也于本月开启了 3nm FinFET 生产，但 GAA 芯片要到 2025 年推出。

目前尚不清楚三星 3nm GAA 会从台积电那边挖来多少客户，但从纸面参数来看，其较 5nm 工艺的升级迭代还是相当亮眼的`。

对于移动设备来说，环栅晶体管将带来能效的显著提升和尺寸缩进，从而延长电池的续航。

此外 GAA 的设计灵活性，意味其非常有利于设计技术协同优化（DTCO），以及提升功耗、性能和面积（PPA）优势。

具体说来是，初代 3nm 工艺比 5nm 节能高达 45%，提升 23% 性能、并减少 16% 的芯片面积。

而二代 3nm 工艺有望降低 50% 功耗，性能提升 30%、并缩减 35% 的芯片面积。

三星仍在努力提升其 3nm 芯片的产能以实现盈利

即便如此，三星仍面临着台积电的直接挑战。当前苹果 iPhone、iPad、Mac 设备上使用的所有 A / M 系列芯片，都是交给 TSMC 代工的。

更尴尬的是，即使 2022 下半年被诸多 Android 旗舰智能机提供支撑的高通骁龙 8 Gen 1 升级款（Snapdragon 8+ Gen 1），也从三星换成了台积电代工。

据悉，三星原本计划在 Galaxy S22 上采用自研旗舰芯片，但可惜遇到了过热的问题，最终只能节流以缓和性能体验。

至于未来是否还有基于 3nm GAA 环栅晶体管技术的新规划，目前暂不得而知。

最后，来自韩国的一份报告称，三星已安排于 7 月 25 日举办首款 3nm 芯片的发布仪式。

然而首个买家却是一家虚拟货币挖矿企业，这类客户显然难以帮助三星从台积电那里抢来更多业务。

三星加护25日出货首批3nm量产芯片

三星加护25日出货首批3nm量产芯片，据韩国媒体报导，三星计划于下周一（25日）正式对外公布其首款代工的3nm GAA芯片，三星加护25日出货首批3nm量产芯片。

三星加护25日出货首批3nm量产芯片1

据Business Korea报道，三星计划在2022年7月5日在华城工厂举行3nm GAA芯片的首次发货仪式，三星设备解决方案部分负责人庆桂显和韩国工业贸易资源部长李昌阳都会出席。据了解，首个客户是上海磐矽半导体，这批芯片将用于虚拟货币业务。

三星加护25日出货首批3nm量产芯片2

据韩国媒体报导，三星计划于下周一（25日）正式对外公布其首款代工的3nm芯片，以及将供应大陆开发虚拟货币挖矿芯片的客户，并提到“首批产品功耗与性能明显提升”，希望以此来打消外界的疑虑。

7月22日消息，据韩国媒体报导，三星计划于下周一（25日）正式对外公布其首款代工的3nm芯片，以及将供应大陆开发虚拟货币挖矿芯片的客户，并提到“首批产品功耗与性能明显提升”，希望以此来打消外界的疑虑。

三星此前赶在上半年的最后一天（6月30日）宣布3nm量产，虽然兑现了其上半年量产的承诺，却引来各界质疑其良率、客户来源等问题。

业界认为，三星计划下周一公布更多信息，是希望借此宣示自家3nm量产的实力，并通过公布实际客户，来回应外界的疑虑，以便更好的与台积电竞争。

按照三星的规划，其将于2023年将启动第二代3nm制程，2025年进一步量产2nm，目标是尽快追上台积电，在技术实力上保持领先。

台积电向来不评论竞争对手。谈到先进制程进展，台积电总裁魏哲家日前在法说会提到，3nm如计划进度执行中，预计今年下半年量产，还且有良好的良率表现，明年上半开始带进营收贡献，并逐渐提高，主要动能来自于手机与高性能计算（HPC）。

至于更新版的N3E制程，台积电预计于第一代3nm制程量产后约一年左右量产。2nm制程方面，台积电规划2024年可进行风险性试产，并于2025年量产。相较之下，三星已于6月30日宣布3nm量产，领先台积电，脚步是晶圆代工界最快，但也引来外界各种质疑。

韩国媒体BusinessKorea为三星抱不平，认为日本与台湾媒体都在贬低三星的成就，例如提到韩国半导体业仍高度仰赖日本的材料与设备，还有看衰三星3nm首家客户是大陆虚拟货币挖矿芯片商，以当前虚拟货币市况来看，并不是可以长期信赖的客户。同时，也认为3nm制程芯片不是在三星设备最好的平泽厂生产，而是在华城，代表生产规模相对较小。

BusinessKorea点出，各界质疑三星无法威胁台积电，因为5nm制程的良率还没拉起来。专家表示，韩国必须提高生产3nm制程的良率，但“想让良率达到80％至90％的`可获利水准，似乎要很长的时间才办得到”。

台积电目前仍是全球晶圆代工霸主，根据研调机构集邦科技统计，今年首季台积电全球晶圆代工营收市占率为53.6％，三星以16.3％居次，联电排第三，格芯第四，大陆中芯国际排第五，其余业者的市占率都不到5％。

三星加护25日出货首批3nm量产芯片3

周二，行业和政府消息人士表示，三星计划于7月25日在京畿道华城的制造中心举行3nm GAA芯片的首次出货仪式。贸易，工业和能源部长Lee Chang-yang和三星设备解决方案部门总裁兼首席执行官Kyung Kye-hyun将出席仪式。收到第一批的买家是中国虚拟货币矿工，鉴于当前的虚拟货币市场状况，从长远来看，这是一次高风险交易。

此外，3纳米芯片不是在平泽市生产的，而是在华城市生产的，这意味着生产规模相对较小，因为三星电子最好的设备在平泽，而华城是开发制造技术的地方。

至于智能手机芯片组，三星可能会使用其3nm GAA技术大规模生产即将推出的Exynos 2300。芯片可能用于即将推出的Galaxy S23系列，并且可能是Google用于Pixel 8系列的第三代Tensor芯片的版本。除此之外，高通可能会加入进来，但前提是台积电遇到良品率问题采用自己的3nm技术。

据报道，高通可以要求三星提供3nm GAA芯片样品，并根据这家韩国巨头在良率、功率效率和其他指标方面的进步，下达订单。根据不靠谱的谣言说法，即将推出的骁龙 8 Gen 2据说是11月15日揭幕，将完全采用台积电的4nm工艺批量生产，除非奇迹发生。

回顾一下，与5nm技术相比，三星的3nm GAA工艺据说可降低高达45%的功耗，将性能提高23%，面积减小16%。该制造商还将推出第二代版本，该版本将降低高达50%的功耗，将性能提高30%，并将面积减少35%。

全球首个3nm芯片将量产，三星造？

三星周四表示，它有望在本季度（即未来几周内）使用其 3GAE （早期 3 纳米级栅极全能）制造工艺开始大批量生产。该公告不仅标志着业界首个3nm级制造技术，也是第一个使用环栅场效应晶体管（GAAFET）的节点。

三星在财报说明中写道：“通过世界上首次大规模生产 GAA 3 纳米工艺来增强技术领先地位。”（Exceed market growth by sustaining leadership in GAA process technology,adopt pricing strategies to ensure future investments, and raise the yield and portion of our advanced processe）

三星代工的 3GAE 工艺技术是该公司首个使用 GAA 晶体管的工艺，三星官方将其称为多桥沟道场效应晶体管 (MBCFET)。

三星大约在三年前正式推出了其 3GAE 和 3GAP 节点。三星表示，该工艺将实现 30% 的性能提升、50% 的功耗降低以及高达 80% 的晶体管密度（包括逻辑和 SRAM 晶体管的混合）。不过，三星的性能和功耗的实际组合将如何发挥作用还有待观察。

理论上，与目前使用的 FinFET 相比，GAAFET 具有许多优势。在 GAA 晶体管中，沟道是水平的并且被栅极包围。GAA 沟道是使用外延和选择性材料去除形成的，这允许设计人员通过调整晶体管通道的宽度来精确调整它们。通过更宽的沟道获得高性能，通过更窄的沟道获得低功耗。这种精度大大降低了晶体管泄漏电流（即降低功耗）以及晶体管性能可变性（假设一切正常），这意味着更快的产品交付时间、上市时间和更高的产量。此外，根据应用材料公司最近的一份报告，GAAFET 有望将cell面积减少 20% 至 30% 。

说到应用，它最近推出的用于形成栅极氧化物叠层的高真空系统 IMS（集成材料解决方案）系统旨在解决 GAA 晶体管制造的主要挑战，即沟道之间的空间非常薄以及沉积多晶硅的必要性。在很短的时间内在沟道周围形成层栅氧化层和金属栅叠层。应用材料公司的新型 AMS 工具可以使用原子层沉积 (ALD)、热步骤和等离子体处理步骤沉积仅 1.5 埃厚的栅极氧化物。高度集成的机器还执行所有必要的计量步骤。

三星的 3GAE 是一种“早期”的 3nm 级制造技术，3GAE 将主要由三星 LSI（三星的芯片开发部门）以及可能一两个 SF 的其他 alpha 客户使用。请记住，三星的 LSI 和 SF 的其他早期客户倾向于大批量制造芯片，预计 3GAE 技术将得到相当广泛的应用，前提是这些产品的产量和性能符合预期。

过渡到全新的晶体管结构通常是一种风险，因为它涉及全新的制造工艺以及全新的工具。其他挑战是所有新节点引入并由新的电子设计自动化 (EDA) 软件解决的新布局方法、布局规划规则和布线规则。最后，芯片设计人员需要开发全新的 IP，价格昂贵。

外媒：三星3nm良率仅有20%

据外媒Phonearena报道，三星代工厂是仅次于巨头台积电的全球第二大独立代工厂。换句话说，除了制造自己设计的 Exynos 芯片外，三星还根据高通等代工厂客户的第三方公司提交的设计来制造芯片。

Snapdragon 865 应用处理器 (AP) 由台积电使用其 7nm 工艺节点构建。到了5nm Snapdragon 888 芯片组，高通回到了三星，并继续依靠韩国代工厂生产 4nm Snapdragon 8 Gen 1。这是目前为三星、小米、摩托罗拉制造的高端 Android 手机提供动力的 AP。

但在 2 月份，有报道称三星 Foundry 在其 4nm 工艺节点上的良率仅为 35%。这意味着只有 35% 的从晶圆上切割下来的芯片裸片可以通过质量控制。相比之下，台积电在生产 4nm Snapdragon 8 Gen 1 Plus 时实现了 70% 的良率。换句话说，在所有条件相同的情况下，台积电在同一时期制造的芯片数量是三星代工的两倍。

这就导致台积电最终收到高通的订单，以构建其剩余的 Snapdragon 8 Gen1 芯片组以及 Snapdragon 8 Gen 1 Plus SoC。我们还假设台积电将获得制造 3nm Snapdragon 8 Gen 2 的许可，即使高通需要向台积电支付溢价以让该芯片组的独家制造商在短时间内制造足够的芯片。

尽管三星最近表示其产量一直在提高，但《商业邮报》的一份报告称，三星 3nm 工艺节点的产量仍远低于公司的目标。虽然三星代工厂的全环栅极 (GAA) 晶体管架构首次推出其 3 纳米节点，使其在台积电（台积电将推出其 2 纳米节点的 GAA 架构）上处于领先地位，但三星代工厂在其早期 3 纳米生产中的良率一直处于10% 至 20%的范围。

这不仅是三星需要改进的极低良率，而且比 Sammy 在 4nm Snapdragon 8 Gen 1 中所经历的上述 35% 良率还要糟糕。

Wccftech 表示，据消息人士称，三星将从明年开始向客户发货的 3nm GAA 芯片组的第一个“性能版本”实际上可能是新的内部 Exynos 芯片。据报道，三星一直在为其智能手机开发新的 Exynos 芯片系列，但现阶段尚不清楚它们是否会使用 3nm GAA 工艺节点制造。

台积电和三星很快就会有新的挑战者，因为英特尔曾表示，其目标是在 2024 年底之前接管行业的制程领导地位。它还率先获得了更先进的极紫外 (EUV) 光刻机。

第二代 EUV 机器被称为High NA 或高数值孔径。当前的 EUV 机器的 NA 为 0.33，但新机器的 NA 为 0.55。NA 越高，蚀刻在晶圆上的电路图案的分辨率就越高。这将帮助芯片设计人员和代工厂制造出新的芯片组，其中包含的晶体管数量甚至超过了当前集成电路上使用的数十亿个晶体管。

它还将阻止代工厂再次通过 EUV 机器运行晶圆以向芯片添加额外的功能。ASML 表示，第二代 EUV 机器产生的更高分辨率图案将提供更高的分辨率将使芯片特征小 1.7 倍，芯片密度增加 2.9 倍。

通过首先获得这台机器，英特尔将能够朝着从台积电和三星手中夺回制程领导地位的目标迈出一大步。

台积电3nm投产时间曝光

据台媒联合报报道，在晶圆代工三强争霸中，台积电和三星在3纳米争战，始终吸引全球半导体产业的目光。据调查，一度因开发时程延误，导致苹果新一代处理器今年仍采用5纳米加强版N4P的台积电3纳米，近期获得重大突破。台积电决定今年率先以第二版3纳米制程N3B，今年8月于今年南北两地，即新竹12厂研发中心第八期工厂及南科18厂P5厂同步投片，正式以鳍式场效电晶体（FinFET）架构，对决三星的环绕闸极（GAA）制程。

据台积电介绍，公司的3纳米（N3）制程技术将是5纳米（N5）制程技术之后的另一个全世代制程，在N3制程技术推出时将会是业界最先进的制程技术，具备最佳的PPA及电晶体技术。相较于N5制程技术，N3制程技术的逻辑密度将增加约70%，在相同功耗下速度提升10-15%，或者在相同速度下功耗降低25-30%。N3制程技术的开发进度符合预期且进展良好，未来将提供完整的平台来支援行动通讯及高效能运算应用，预期2021年将接获多个客户产品投片。此外，预计于2022下半年开始量产。

而如上所述，晶圆18厂将是台积电3nm的主要生产工厂。资料系那是，台积电南科的Fab 18是现下的扩产重心，旗下有P1 P4共4座5纳米及4奈厂，以及P5 P8共4座3纳米厂，而P1 P3的Fab 18A均处于量产状态，至于P4 P6的Fab 18B厂生产线则已建置完成，而Fab 18B厂，即3纳米制程产线，早在去年年年底就已开始进行测试芯片的下线投片。

在芯片设计企业还在为产能“明争暗斗”的时候，晶圆制造领域又是另外一番景象。对晶圆制造厂来说，眼下更重要的是3nm的突破。谁率先量产了3nm，谁就将占领未来晶圆制造产业的制高点，甚至还会影响AMD、英伟达等芯片巨头的产品路线图。

毫无疑问，在3nm这个节点，目前能一决雌雄的只有台积电和三星，但英特尔显然也在往先进制程方面发力。不过从近日的消息来看，台积电和三星两家企业在量产3nm这件事上进行的都颇为坎坷。Gartner 分析师 Samuel Wang表示，3nm 的斜坡将比之前的节点花费更长的时间。

近日，一份引用半导体行业消息来源的报告表明，据报道，台积电在其 3nm 工艺良率方面存在困难。消息来源报告的关键传言是台积电发现其 3nm FinFET 工艺很难达到令人满意的良率。但到目前为止，台积电尚未公开承认任何 N3 延迟，相反其声称“正在取得良好进展”。

众所周知，台积电3nm在晶体管方面采用鳍式场效应晶体管（FinFET）结构，FinFET运用立体的结构，增加了电路闸极的接触面积，进而让电路更加稳定，同时也达成了半导体制程持续微缩的目标。其实，FinFET晶体管走在3nm多多少少已是极限了，再向下将会遇到制程微缩而产生的电流控制漏电等物理极限问题，而台积电之所以仍选择其很大部分原因是不用变动太多的生产工具，也能有较具优势的成本结构。特别对于客户来说，既不用有太多设计变化还能降低生产成本，可以说是双赢局面。

从此前公开数据显示，与5nm芯片相比，台积电3nm芯片的逻辑密度将提高75%，效率提高15%，功耗降低30%。据悉，台积电 3nm 制程已于2021年3 月开始风险性试产并小量交货，预计将在2022年下半年开始商业化生产。

从工厂方面来看，中国台湾南科18厂四至六期是台积电3nm量产基地。客户方面，从上文可以看出，英特尔、苹果、高通等都选择了台积电。大摩分析师Charlie Chan日前发表报告称，台积电在2023年的3nm芯片代工市场上几乎是垄断性的，市场份额接近100%。

不同于台积电在良率方面的问题，三星在3nm的困难是3 纳米GAA 制程建立专利IP 数量方面落后。据南韩媒体报道，三星缺乏3 纳米GAA 制程相关专利，令三星感到不安。

三星在晶体管方面采用的是栅极环绕型 (Gate-all-around，GAA) 晶体管架构。相比台积电的FinFET晶体管，基于GAA的3nm技术成本肯定较高，但从性能表现上来看，基于GAA架构的晶体管可以提供比FinFET更好的静电特性，满足一定的珊极宽度要求，可以表现为同样工艺下，使用GAA架构可以将芯片尺寸做的更小。

平面晶体管、FinFET与GAA FET

与5nm制造工艺相比，三星的3nm GAA技术的逻辑面积效率提高了35%以上，功耗降低了50%，性能提高了约30%。三星在去年6月正式宣布3nm工艺制程技术已经成功流片。此外，三星还曾宣布将在 2022 年推出 3nm GAA 的早期版本，而其“性能版本”将在 2023 年出货。

目前，在工厂方面，此前有消息称三星可能会在美国投资170亿美元建设3nm芯片生产线。在客户方面，三星未有具体透露，但曾有消息称高通、AMD 等台积电重量级客户都有意导入三星 3nm 制程，但介于上述提到的韩媒报道高通已将其3nm AP处理器的代工订单交给台积电，三星3nm客户仍成谜。

在Pat Gelsinger于去年担任英特尔CEO之后，这家曾经在代工领域试水的IDM巨头又重新回到了这个市场。同时，他们还提出了很雄壮的野心。

在本月18日投资人会议上，英特尔CEO Pat Gelsinger再次强调，英特尔2nm制程将在2024年上半年可量产，这个量产时间早于台积电，意味2年后晶圆代工业务与台积电竞争态势会更白热化。

虽然在3nm工艺方面，英特尔没有过多的透露，但是Digitimes去年的研究报告分析了台积电、三星、Intel及IBM四家厂商在相同命名的半导体制程工艺节点上的晶体管密度问题，并对比了各家在10nm、7nm、5nm、3nm及2nm的晶体管密度情况。

在工厂方面，英特尔曾强调将斥资800亿欧元在欧洲设厂，英特尔德国负责人Christin Eisenschmid受访时透露，将在欧洲生产2nm或推进更小的芯片。英特尔将2nm作为扩大欧洲生产能力的重要关键，以避免未来在先进技术竞争中落后。

总的来说，在3nm节点，台积电、三星和英特尔谁会是最后的赢家可能只有交给时间来判定，但从目前情势来看，台积电或略胜一筹。

3nm已经到了摩尔定律的物理极限，往后又该如何发展？这已经成为全球科研人员亟待寻求的解法。目前，研究人员大多试图在晶体管技术、材料方面寻求破解之法。

上述三星在3nm制程中使用的GAA晶体管就是3nm后很好的选择，GAA设计通道的四个面周围有栅极，可减少漏电压并改善对通道的控制，这是缩小工艺节点时的关键。据报道，台积电在2nm工艺上也将采用GAA晶体管。

纳米线是直径在纳米量级的纳米结构。纳米线技术的基本吸引力之一是它们表现出强大的电学特性，包括由于其有效的一维结构而产生的高电子迁移率。

最近，来自 HZDR 的研究人员宣布，他们已经通过实验证明了长期以来关于张力下纳米线的理论预测。在实验中，研究人员制造了由 GaAs 核心和砷化铟铝壳组成的纳米线。最后，结果表明，研究人员确实可以通过对纳米线施加拉伸应变来提高纳米线的电子迁移率。测量到未应变纳米线和块状 GaAs 的相对迁移率增加约为 30%。研究人员认为，他们可以在具有更大晶格失配的材料中实现更显着的增加。

最近，英特尔一项关于“堆叠叉片式晶体管（stacked forksheet transistors）”的技术专利引起了人们的注意。

英特尔表示，新的晶体管设计最终可以实现3D和垂直堆叠的CMOS架构，与目前最先进的三栅极晶体管相比，该架构允许增加晶体管的数量。在专利里，英特尔描述了纳米带晶体管和锗薄膜的使用，后者将充当电介质隔离墙，在每个垂直堆叠的晶体管层中重复，最终取决于有多少个晶体管被相互堆叠在一起。

据了解，英特尔并不是第一家引用这种制造方法的公司，比利时研究小组Imec在2019年就曾提出这个方法，根据 Imec 的第一个标准单元模拟结果，当应用于 2nm 技术节点时，与传统的纳米片方法相比，该技术可以显着提高晶体管密度。

垂直传输场效应晶体管（VTFET）由IBM和三星共同公布，旨在取代当前用于当今一些最先进芯片的FinFET技术。新技术将垂直堆叠晶体管，允许电流在晶体管堆叠中上下流动，而不是目前大多数芯片上使用的将晶体管平放在硅表面上，然后电流从一侧流向另一侧。

据 IBM 和三星称，这种设计有两个优点。首先，它将允许绕过许多性能限制，将摩尔定律扩展到 1 纳米阈值之外。同时还可以影响它们之间的接触点，以提高电流并节约能源。他们表示，该设计可能会使性能翻倍，或者减少85%的能源消耗。

其实，对于3nm以后先进制程如何演进，晶体管制造只是解决方案的一部分，芯片设计也至关重要，需要片上互连、组装和封装等对器件和系统性能的影响降至最低。

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